关于vhdl的testbench问题的请教

2019-03-25 07:09发布

怎么给一个模块写testbench,模块下还有子模块,在testbench中已经例化映射了,也添加了激励,但是仿真的信号就是没有值;但是把模块中的源代码copy到testbench中,在模块中的仿真信号就会有值,但是子模块下的仿真信号仍然没有值,这是什么问题啊?

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