关于vhdl的testbench问题的请教

2019-03-25 07:09发布

站内问答 / FPGA
6849 1 1019
怎么给一个模块写testbench，模块下还有子模块，在testbench中已经例化映射了，也添加了激励，但是仿真的信号就是没有值；但是把模块中的源代码copy到testbench中，在模块中的仿真信号就会有值，但是子模块下的仿真信号仍然没有值，这是什么问题啊？

此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
1条回答
郝旭帅
2019-03-25 12:21
< / 打开后，中间没有信号的话，你可以把这个信号添加到界面后，然后重新运行一遍就可以了

一周热门 更多>

相关问题