VHDL怎么产生数据同步时钟？

2019-03-25 07:28发布

站内问答 / FPGA
6595 6 923
我要用FPGA把数据以帧格式发送给对方，另外还要发一路同步时钟，这个同步时钟信号怎么产生呢？
直接把系统时钟赋值给它？

此帖出自小平头技术问答
友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
6条回答
gs001588
2019-03-25 16:03
< / 同步时钟，顾名思义。是与你数据是同步的时钟，一般来讲，要么相位相同、差180度、差90度。这个时钟，是让对方在这个时钟的作用下，去锁存数据。

一周热门 更多>

相关问题