怎么进行加减脉冲设计呢

2019-03-25 07:39发布

站内问答 / FPGA
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本人是个新手，想用vhdl实现一个加减脉冲控制器。具体功能有“加”信号就在本地时钟脉冲加一个脉冲，有“减信号”就在本地脉冲中减去一个脉冲。可是完全不知道怎么实现。其中的加入脉冲和减一个脉冲有什么思路实现呢？ 此帖出自小平头技术问答
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4条回答
okhxyyo
2019-03-26 04:51
amsams 发表于 2016-4-19 17:37
这个是老师的作业，必须用vhdl写出来，不能使用集成元件

加减法技术，就是敏感信号量选择成时钟，然后来一个加一个。或者看下你老师要求的是你计数的是什么量，就什么量作为敏感信号量。然后来一个信号量就加1罗。这个不是很清楚吗。

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