全局时钟的信号整型

2019-03-25 08:37发布

站内问答 / FPGA
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我用一个有源晶振输入，然后里面编了个10进制计数器，用示波器观察发现输出前几位还是正弦波，要到后3位输出才是方波，难道要在全局时钟进入后还要编4-5个非门做整型限副吗 此帖出自小平头技术问答
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9条回答
kingchiu
2019-03-25 21:13
你理解错了，我意思是全局时钟输入脚是用一个60MHZ的有源晶振的，那时输入还是个正弦波，但是输入到CPLD后，经过里面编写的10进制计数器处理输出后前6个数位输出还是正弦波，到后面3个输出才是正弦波

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