CPLD用VHDL编好后锁存

2019-03-25 09:40发布

站内问答 / FPGA
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我用if              end if锁存我的内容，为什么仿真的时候后面会出现电平被拉低，出现短脉冲的情况！！ help 下          急！ 此帖出自小平头技术问答
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1条回答
eeleader
2019-03-25 14:37
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可以上图吗？

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