verilog的always块里，既有电平又有边沿触发呢？

2019-03-25 09:59发布

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怎么在verilog的always块里，既有电平又有边沿触发呢？ 比如always@（a or b or c）我让a为边沿触发怎么实现 此帖出自小平头技术问答
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15条回答
tx_xy
2019-03-26 20:41
原帖由 eeleader 于 2011-9-22 21:27 发表 这个问题有这么复杂吗？还要真值表！


晕的 复杂的问题 写个真值表  会累死人的 只有简单的题 写写真值表 、

现在的这个问题 楼主是不清楚两种语言的差异  他认为应该实现同样的功能 但结果却不一致

所以我才建议 列个真值表 这样自己可以清楚的知道哪种写法OK 。

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