用VHDL语言完成CPLD设计制作二路复用的2.048MHz时钟信号和二路8KHz帧同步信号。

2019-03-25 10:28发布

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基于EP7128SLC84-15，用VHDL语言完成CPLD设计制作二路复用的2.048MHz时钟信号和二路8KHz帧同步信号。
有高手指导下我么？可以加我Q1364314209，谢谢。 此帖出自小平头技术问答
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5条回答
tx_xy
2019-03-25 16:21
< / 能把问题搞清楚么 这么笼统 谁能理解你的意思呢？

求助贴 最好写清楚点啊 最少 你输入信号 输出信号 输入输出之间的关系 你交代清楚吧 。。。

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