FPGA

为什么“异步复位同步释放”的时候要用2级寄存器？

2020-02-24 20:31发布

站内问答 / FPGA
2317 13 13
最近在看代码的时候遇到异步复位同步释放的问题，代码里实现的方法如下：
  1. reg rst1, rst2;
  2. wire rst_n_delay;
  3. always @(posedge clk or negedge rst_n)
  4. if(!rst_n)
  5. begin
  6. rst1 <= 1'b0;
  7. rst2 <= 1'b0;
  8. end
  9. else
  10. begin
  11. rst1 <= 1'b1;
  12. rst2 <= rst1;
  13. end
复制代码异步复位是没有疑问的，但是为什么要经过2级的触发器才输出复位信号呢？第一级输出不可以吗？上网找了一下，都是说亚稳态的问题，但是始终看不明白为什么第二级就消除了亚稳态。第二级不就是比第一级延长了一个周期吗？如果第一级存在亚稳态，那么延长一个周期之后这个亚稳态不是也会影响到第二级输出吗？
求解。


友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
13条回答
seaundersky
2020-02-25 02:56
ococ 发表于 2013-1-31 17:16
一般亚稳态经过一个时钟周期后应该能稳定到一个或对或错的状态了。在用寄存器寄存一下输出后几乎就不会再出 ...

谢谢，看了你的解释又再上网找了一下。终于弄懂了。
在同步系统中，如果触发器的 setup time / hold time 不满足，就可能产生亚稳态，此时触发器输出端 Q 在有效时钟沿之后比较长的一段时间处于不确定的状态，在这段时间里 Q 端会出现毛刺、振荡、或固定在某一电压值，而不一定等于数据输入端 D 的值。由于输出在稳定下来之前可能是毛刺、振荡、固定的某一电压值，因此亚稳态除了导致逻辑误判之外，输出 0～1 之间的中间电压值还会使下一级产生亚稳态，即导致 meta. stability的传播。
所以，即使第一个触发器的输出端存在亚稳态，经过一个 CLK 周期后，第二个触发器 D 端的电平仍未稳定的概率非常小，因此第二个触发器 Q 端基本不会产生亚稳态。

一周热门 更多>