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Quartus17.0调用Modelsim仿真PLL无输出

2019-07-15 21:18发布

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本人安装的是Quartus17.0-Lite（配套Modelsim-Altera）
添加PLL的IP核，仿真的时候c0输出高阻，locked一直输出低；
选用：Cyclone10的10CL016E144C8

目前尝试办法：
①选择Cyclone4的器件，调用C4的PLL IP仿真，IP可以正常仿真；
②更换Modelsim SE10.5（破解版），仿真c0输出高阻；
③安装Quartus17.0-stand（破解版），仿真c0输出高阻；
④自己重新编译了ModelSim的Altera库，依然c0输出高阻；

求大神指导指导。
注：目前器件不能变更，最终是要使用Cyclone10LP的，而目前只有Quartus17.0支持Cyclone10LP；

PLL仿真图1.png
目前选定的端口.png
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15条回答
zrkdzsj521
2019-07-17 09:09
钟哥30 发表于 2017-11-14 08:43
测试文件输入激励不对吧，20ns对应50MHz，你例化的PLL输入是25MHz那么周期应该是40ns，而你的测试文件里面时间单位是ps周期是40ps，那么你的测试文件周期激励是25000MHz，所以与你当时例化是PLL的输入时钟不符合，将测试文件里面的时钟单位改了如`timescale 1 ps/ 1 ps 改成 `timescale 1 ns/ 1 ps应该就可以了，仅供参考 ...

20ns反转，正反各反转一次才是一个周期，20ns对应是25MHz是没错的；

另外关于仿真时间设置，我之前设置过1ns/1ps，但输出没区别，后面就没有改了。仿真时间设置，我之前只是调整了testbench，以及软件里面的setup sim仿真设置，按你这一说，我是不是top、PLL模块里面的仿真时间没设置影响的呢？我回去再试一下给你答复，多谢你的建议。

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