现在有一always模块，代码如下always@(posedge Sysclk or negedge Rst_n)
                if(!Rst_n)begin
                        复位语句;
                end
                else begin
                        语句0；
                end

然后如果我要在敏感信号中添加 上升沿条件1 触发，编译器就会报错？


always@(posedge Sysclk or negedge Rst_n or posedge 条件1)
                if(!Rst_n)begin
                        复位语句;
                end
                else if(条件1) begin
                        语句0；
                end


是不是Verilog中，不支持2个 posedge？
如果要这么做只能先用assign把信号连起来再写入敏感信号列表？