FPGA

Verilog流水线加法器always块中应该采用阻塞赋值（=），还是非阻塞赋值（<=）？

2019-07-15 22:24发布

站内问答 / FPGA
2770 17 1722
二级流水线加法器非阻塞赋值.png 图一
wave3.PNG
图二
二级流水线加法器阻塞赋值.png
图三
wave4.PNG
图四

最近写了一个16位二级流水线加法器，并进行了一下仿真。发现在always块中采用阻塞赋值(=)和非阻塞赋值(<=)的结果是不一样的，书上的例程以及网上很多例程的流水线加法器都采用的是阻塞赋值。
书上对流水线加法器的描述是这样的：“采用流水线，能将一个算术操作分解为一些小规模的基本操作，将进位和中间值存储在寄存器中，并在下一个时钟周期内继续运算”。
如上图所示，图一、图二是采用非阻塞赋值的代码及仿真波形图，图三、图四是采用阻塞赋值的代码及波形图。明显可以看出，采用阻塞赋值的仿真结果是在一个时钟周期内得到结果，并没有像描述的那样在每个时钟周期内分级运算，也没有体现出流水线的特点；而非阻塞赋值好像更符合“下一个时钟周期内继续运算”的描述，也体现出了流水线的执行特点。


求大神指点！




友情提示: 此问题已得到解决，问题已经关闭,关闭后问题禁止继续编辑，回答。
17条回答
渊底一尾
2019-07-17 14:31
hqbenson 发表于 2016-9-12 16:23
您好楼主。您再仔细分析一下您的代码就可以发现问题了。其实这和阻塞非阻塞没太大关系。（当然时序电路还是必须要用非阻塞的）
主要有
1.流水线的编写思路不太清晰。

您好！首先感谢您对我的问题作出如此详细的解答。
关于您所说的进位位以及每一级增加寄存器的问题，我后来也已经发现并改正了，但是使用阻塞赋值和非阻塞赋值的仿真结果仍然是不同的。阻塞赋值的仿真结果：输入和输出仍然是在一个时钟周期内完成，而非阻塞赋值的仿真结果：输入和输出却是阶梯状。
还望指点！谢谢！

一周热门 更多>