关于检测五位二进制序列10010的状态机设计问题-runileking的回答

关于检测五位二进制序列10010的状态机设计问题

2019-07-15 23:37发布

站内问答 / FPGA

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时钟上升沿到来时，data左移，同时data最高位赋给x，同样在该上升沿到来时，进入状态判断，第一个x=1时应该进入状态A（001），为什么modelsim仿真波形图显示x=1下一周期才变为状态A，感觉状态（state）的输出滞后一个周期，希望大神帮忙看看哪里出了问题，或者解释一下是什么原因？谢谢（附代码和仿真结果图）

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10条回答

2019-07-16 13:45

骨灰级发烧友发表于 2015-8-18 08:56
采用Moore机，画出状态图，并写出状态转移输出表。为了简单起见，我们这里采用的是无重复的序列检测。
程序代码：
module VrSMex( CLOCK, X, Z);

谢谢你，我还想问一下，就是我是按书上一个例子写的，但是我觉得当x=1时，state应该为001，但是为什么仿真结果在x=1的一个周期之后才变为001，能帮我看看是为什么么？

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