FPGA

有关夏宇闻的RISC_CPU设计遇到的问题

2019-07-16 00:30发布

站内问答 / FPGA
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请教高手指点，新手学习，之前就看过单个模块的设计综合及仿真，刚开始接触大型点的综合设计，
请教大侠，不胜感激，谢谢！
按照夏闻宇课本的设计资料进行验证结果在综合时遇到这类问题Error (10149): Verilog HDL Declaration error at cpu_top.v(56): identifier "accum" is already declared in the present scope
我是按照在一个工程里将多个模块的联合在一起，单个模块的综合和仿真都能够实现，但将几个模块一起综合时就出现了问题？



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1条回答
yangzhiyuan0928
2019-07-16 05:39
可能是例化端口的时候出了问题，建议看一下小墨的讲解

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