100mV 的纹波（Ripple）对数字线路应该没什么问题，对模拟线路就看情况了，有的线路很敏感需要更低。但芯片数据展示在满载（Full Load）状况下，纹波（Ripple）可以压到到 20mV 左右。
布线建议︰
1.        L2 在上方但 FB 在 AOZ1050 Pin 4，造成反馈路径绕了一大圈才回到芯片。将 L2 移到下方，可以缩短反馈路径。
2.        AOZ1050 Pin 3 Power Return Ground 只有单点落地显得太单薄，要注意一盎司（oz）铜厚下，10 mil 的落孔只有 0.8A 的承受力，如果是使用十字线接地，就 4 条十字线加起来可承受的电流。宜将地铺大，并多打导通孔与背面的地连通。
3.        注意芯心片资料上的 AOZ1050 Pin 4 PGND 与 R5 落地的画法，它们是用不同的地符号。意思是说他们建议你用隔离的地（Isolation Ground），做法上就是 R5 和 Pin 4 拉在一起，然后单点落地。
4.        输出应该先过滤波电容 C58、C59 和 C62 再给其它线路，注意到你的输入电容 C56 和 C57 就做得不错，可以参考它的做法。
5.        注意线宽与承载电流的关系，输入与输出线宽需要计算。不晓得 C60 "+" 号旁边那条细线是做什么用的？看起来很细。
6.        布线大原则︰
让输入或输出滤波电容和地造成的回路越短越好。

仍需检视的部份︰

1.        L2 电感宜选用有屏蔽（Shielding）的封装，避免漏磁（Magnetic Leakage）干扰。
2.        L2 电感的额定电流（IDC1 和 IDC2）宜被检视，避免峰值电流（Peak Current）超过或温度升高，造成电感量不足产生纹波和噪声。
3.        L2 直流电阻（DCR）宜被检视，太高效率不好、容易发热。
4.        AOZ1050 Pin 5 COMP 上的补偿电路，芯片数据上有计算公式，宜试算一下是否搭配得宜。
电解电容 C56 和 C60 的 ESR 越小越好，如果您真的很在意纹波及噪声的大小，电解电容尽量选用可靠一点的厂牌。