CPLD如何实现频率相加？

2019-03-25 08:12发布

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      最近再测试手上一个比较成熟的主板，CPLD的输入信号为60M/8192=7.324kHZ，CPLD的时钟为60MHZ，测试输出端竟然为7.5M+7.324k的频率。
在CPLD中将主时钟8分频后与这个输入信号频率相加后输出。或是将输入信号做8193倍频后输出。我查了好多相关资料，如数字锁相环，数字倍频等均不能实现这一的输出，请大家帮忙分析一下，谢谢！
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7条回答
kdy
1楼-- · 2019-03-25 13:27
< / 反向工程啊，呵呵。计数器就行。pll啥的cpld也没有啊
qiang6091
2楼-- · 2019-03-25 14:49
本帖最后由 qiang6091 于 2014-2-18 11:13 编辑

楼上，恕我愚钝。能详细说说计数器怎么实现吗？一个60M晶振的CPLD怎么实现7.50732MHZ的输出？
fsyicheng
3楼-- · 2019-03-25 17:46
计数器很难实现，7.50732MHZ这个频率跟60M的倍数太多小数点了。
qiang6091
4楼-- · 2019-03-25 20:56
 精彩回答 2  元偷偷看……
qiang6091
5楼-- · 2019-03-26 01:44
看来又是个无解的难题了。
qiang6091
6楼-- · 2019-03-26 05:14
据我了解数字锁相环就是利用输入7.324MHZ来校准7.507324MHZ，但是主振频率应该远大于60M可行。可能我对数字锁相环了解的还不够深入。
我这里有两篇论文可以帮助大家分析。
论文写的很详细，可以实现对低频信号的高精度锁相。
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