关于VHDL或Verllog程序稳定性的问题

2020-02-28 18:40发布

在一个工程里面用VHDLVerllog分别写了几个模块,用顶层连接起来。下载运行有时候能实现目标功能,但有时候就不可以。是我写的程序稳定性不好吗?另外modelsim这款HDL的仿真软件好用吗?求各位前辈指教。谢谢。
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10条回答
mr.king
1楼-- · 2020-02-28 19:50
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flypoppy
2楼-- · 2020-02-28 22:35
首先原理要正确,还能保证设计的完整。
pangning7085
3楼-- · 2020-02-28 23:33
mr.king 发表于 2013-6-12 12:51
看过一个说法,时序是设计出来的,不是仿真出来的

这种说法是很经典啊,但我能力达不到啊,自己想出来的东西写不一定能用。所以还是需要仿真来直观地验证。
pangning7085
4楼-- · 2020-02-29 00:35
本帖最后由 pangning7085 于 2013-6-12 19:36 编辑
flypoppy 发表于 2013-6-12 17:47
首先原理要正确,还能保证设计的完整。

这是我在努力的方向,但是现在我自认为比较好了,但是结果时好时坏,所以想靠仿真来看一下到底是哪里出了问题。
GoldSunMonkey
5楼-- · 2020-02-29 02:02
可能,先仿一下也可以,最终还是要从设计上找到原因
jlass
6楼-- · 2020-02-29 02:08
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