FPGA - 平头弟

FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。...

嵌入式算法中浮点运算转化为无符号整形运算的问题！！

bustlle·2019-07-15 21:46·4 回答·问答

NIOSii如何编程调用数据？

找大神·2019-07-15 21:46·1 回答·问答

请教时序约束中offset问题

皓风修月·2019-07-15 21:46·3 回答·问答

求解答啊为什么这两个模块在模块里话后会出错啊，求大神解决！

a9278458·2019-07-15 21:46·2 回答·问答

Verilog中#号的用法请教

jiangdf·2019-07-15 21:46·1 回答·问答

quartus ii 9.0 verilog 仿真报错，求助

hezewei206·2019-07-15 21:46·2 回答·问答

为什么在FPGA中读取FIFO时，读的第一个数据和第二个数据之间会有两个时钟周期的延迟呢？

wkp321·2019-07-15 21:46·6 回答·问答

quartus13.1用自带的modelsim_altera仿真报错

李悦江·2019-07-15 21:46·5 回答·问答

CPLD模块输出自定义

cycles·2019-07-15 21:46·2 回答·问答

请教一下，为什么modelsim一下子出不了波形图，而必须按一下run all，他走一点点，再按一下走一点点，很烦

YIKE123·2019-07-15 21:46·2 回答·问答

求助用verilog写一个FSM(finite state machine）有限状态机

agentw·2019-07-15 21:46·2 回答·问答

仿真结果为啥步正确呢？？？

youwozuozhujun·2019-07-15 21:46·9 回答·问答

基于multisim的抢答器倒计时如何设置

太阳触手可及·2019-07-15 21:45·1 回答·问答

数字时钟LCD1602显示出现了一些问题，请大神围观

CaelumINshell·2019-07-15 21:45·3 回答·问答

quartus仿真双口RAM 实现跨时钟域通信

醒觉enen·2019-07-15 21:45·1 回答·问答

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