FPGA相关问题列表-FPGA - 平头弟

FPGA（Field－Programmable Gate Array），即现场可编程门阵列，它是在PAL、GAL、CPLD等可编程器件的基础上进一步发展的产物。它是作为专用集成电路（ASIC）领域中的一种半定制电路而出现的，既解决了定制电路的不足，又克服了原有可编程器件门电路数有限的缺点。...

全verilog PCI资料详解

cz2479528989·2019-07-16 00:51·19 回答·问答

verilog写cpld的程序如何消除按键的抖动？

嵌入式-H·2019-07-16 00:51·2 回答·问答

初步上手FPGA请问这个仿真时怎么回事感谢！！！

forever532·2019-07-16 00:51·1 回答·问答

rom初始化时出错，有哪位大神知道是什么原因

duanxm·2019-07-16 00:50·1 回答·问答

串行发送字符D给外部激光测距仪串行接收一个128位的数据

liangluo0521·2019-07-16 00:50·2 回答·问答

移植sdram控制器出现问题

手手挤挤1·2019-07-16 00:50·1 回答·问答

Xilinx PC-CFR算法verilog实现

Who_sboy·2019-07-16 00:50·2 回答·问答

关于modelsim的仿真问题

zhaohe93·2019-07-16 00:50·2 回答·问答

小白求助，想用CPLD和DSP做一个数据采集系统，大神求助

安小柒·2019-07-16 00:50·2 回答·问答

Quartus ii 中RTL Viewer下的Selector的功能？

陈传传·2019-07-16 00:50·2 回答·问答

xilinx14.7 破解安装licence遇到的问题，求助！

fightycq·2019-07-16 00:50·9 回答·问答

利用RAM实现a，b两路数据延迟

jjxgh·2019-07-16 00:50·3 回答·问答

基于FPGA的时间控制与AD数据处理

浊沌博·2019-07-16 00:50·4 回答·问答

求OFDM的FPGA实现的完整verilog源程序

fightycq·2019-07-16 00:49·1 回答·问答

在Quartus中编译时出现Error: WYSIWYG primitive "pll" is not 错误如...

straitdg·2019-07-16 00:49·1 回答·问答

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