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• eeleader-mcu 2019-03-25 10:38

如何实现 系统设计中不同IP CORE 时钟同步？

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• eeleader-mcu 2019-03-25 10:38

verilog HDL仿真时报这个错误，是什么原因

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• eeleader-mcu 2019-03-25 10:38

请问DC综合的乘法器是什么类型的？有必要再用verilog专门写一个乘法器吗？

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• eeleader-mcu 2019-03-25 10:38

synplify+ise在FPGA上做硬件仿真 遇到一个十分诡异的问题

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• eeleader-mcu 2019-03-25 10:37

请教一个分频的问题

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• eeleader-mcu 2019-03-25 10:37

ISE版本升级后，工程布局布线通不过

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• eeleader-mcu 2019-03-25 10:36

求助！！！dc中使用string compare出现的问题

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• eeleader-mcu 2019-03-25 10:36

程序怎么结果不对，请帮忙分析！

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• eeleader-mcu 2019-03-25 10:36

Local 端访问PCI9054内部寄存器只能写，不能读

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• eeleader-mcu 2019-03-25 10:34

如何用VHDL设计一个延时器

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• eeleader-mcu 2019-03-25 10:10

quartus 仿真时间不能设，怎么解决？

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• eeleader-mcu 2019-03-25 09:46

请教ALTERA DDR控制器local_rdata_valid信号的问题

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• eeleader-mcu 2019-03-25 07:49

xilinx FPGA配置问题

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• eeleader-mcu 2019-03-25 07:24

modelsim 仿真verilog时，报Missing instance name，什么原因？

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• eeleader-mcu 2019-03-24 20:10

c8051f300的交叉开关和I/O口如何设置啊