0回答

3938浏览

• eeleader 2019-03-25 10:52

求助，关于set_generated_clock

0回答

4585浏览

• eeleader 2019-03-25 10:52

【Synplify技术问题】求助：如何让系统自己产生初始化信号

2回答

17547浏览

• eeleader 2019-03-25 10:51

vim中verilog/VHDL怎么自动缩进啊？？

1回答

3104浏览

• eeleader 2019-03-25 10:51

【FPGA设计问题】verilog 中敏感列表的三个信号沿

1回答

10517浏览

• eeleader 2019-03-25 10:51

异步reset在同步化之前的约束？

1回答

2592浏览

• eeleader 2019-03-25 10:51

同步电路，post_sta和post_sim不同结果，谁碰到过？

1回答

12685浏览

• eeleader 2019-03-25 10:50

关于关于多时钟模块中复位同步器的问题

1回答

3425浏览

• eeleader 2019-03-25 10:50

综合出现高阻

1回答

14436浏览

• eeleader 2019-03-25 10:50

nios 中lcd的寄存器读写问题

1回答

14312浏览

• eeleader 2019-03-25 10:50

如何在RedCycloneII上配置SDRAM clk的phase shift？

1回答

7448浏览

• eeleader 2019-03-25 10:50

Quartus寄存器优化

1回答

6102浏览

• eeleader 2019-03-25 10:50

如何避免源代码泄露

3回答

10161浏览

• eeleader 2019-03-25 10:50

分析这个程序出错在哪里？

1回答

5017浏览

• eeleader 2019-03-25 10:50

算法讨论：关于移位操作

0回答

10711浏览

• eeleader 2019-03-25 10:49

关于VHDL进程的问题