实现算法 基于减法的除法器的算法：
        对于32的无符号除法，被除数a除以除数b，他们的商和余数一定不会超过32位。首先将a转换成高32位为0，低32位为a的temp_a。把b转换成高32位为b，低32位为0的temp_b。在每个周期开始时，先将temp_a左移一位，末尾补0，然后与b比较，是否大于b，是则temp_a减去temp_b将且加上1，否则继续往下执行。上面的移位、比较和减法（视具体情况而定）要执行32次，执行结束后temp_a的高32位即为余数，低32位即为商。 verilog HDL代码 [html] view plain copy  print?

1. /*  
2. * module:div_rill  
3. * file name:div_rill.v  
4. * syn:yes  
5. * author:network  
6. * modify:rill  
7. * date:2012-09-07  
8. */  
9.   
10. module div_rill  
11. (  
12. input[31:0] a,   
13. input[31:0] b,  
14.   
15. output reg [31:0] yshang,  
16. output reg [31:0] yyushu  
17. );  
18.   
19. reg[31:0] tempa;  
20. reg[31:0] tempb;  
21. reg[63:0] temp_a;  
22. reg[63:0] temp_b;  
23.   
24. integer i;  
25.   
26. always @(a or b)  
27. begin  
28.     tempa <= a;  
29.     tempb <= b;  
30. end  
31.   
32. always @(tempa or tempb)  
33. begin  
34.     temp_a = {32'h00000000,tempa};  
35.     temp_b = {tempb,32'h00000000};   
36.     for(i = 0;i < 32;i = i + 1)  
37.         begin  
38.             temp_a = {temp_a[62:0],1'b0};  
39.             if(temp_a[63:32] >= tempb)  
40.                 temp_a = temp_a - temp_b + 1'b1;  
41.             else  
42.                 temp_a = temp_a;  
43.         end  
44.   
45.     yshang <= temp_a[31:0];  
46.     yyushu <= temp_a[63:32];  
47. end  
48.   
49. endmodule  
50.   
51. /*************** EOF ******************/ 

改进 1，将组合逻辑改成时序逻辑，用32个clk实现计算。 2，计算位宽可以配置，具有扩展性。   附录：算法推倒（非原创）： 假设4bit的两数相除 a/b，商和余数最多只有4位 （假设1101/0010也就是13除以2得6余1） 我们先自己做二进制除法，则首先看a的MSB，若比除数小则看前两位，大则减除数，然后看余数，以此类推直到最后看到LSB；而上述算法道理一样，a左移进前四位目的就在于从a本身的MSB开始看起，移4次则是看到LSB为止，期间若比除数大，则减去除数，注意减完以后正是此时所剩的余数。而商呢则加到了这个数的末尾，因为只要比除数大，商就是1，而商0则是直接左移了，因为会自动补0。这里比较巧因为商可以随此时的a继续左移，然后新的商会继续加到末尾。经过比对会发现移4位后左右两边分别就是余数和商。 画个简单的图： 1，改成clk方式。 2，添加clk,50MHz。 3, 添加rst，同步复位。 4，添加calc_done,指示计算完成，高有效。
3.1 模块代码 [html] view plain copy  print?

1. /*  
2. * module:div_rill  
3. * file name:div_rill.v  
4. * syn:yes  
5. * author:network  
6. * modify:rill  
7. * date:2012-09-10  
8. */  
9.   
10. module div_rill  
11. (  
12. input clk,  
13. input rst,  
14. input[31:0] a,   
15. input[31:0] b,  
16.   
17. output reg [31:0] yshang,  
18. output reg [31:0] yyushu,  
19. output reg calc_done  
20. );  
21.   
22. reg[31:0] tempa;  
23. reg[31:0] tempb;  
24. reg[63:0] temp_a;  
25. reg[63:0] temp_b;  
26.   
27. reg [5:0] counter;  
28.   
29. always @(a or b)  
30. begin  
31.     tempa <= a;  
32.     tempb <= b;  
33. end  
34.   
35. always @(posedge clk)  
36. begin  
37.     if(!rst)  
38.         begin  
39.             temp_a <= 64'h0000_0000_0000_0000;  
40.             temp_b <= 64'h0000_0000_0000_0000;     
41.             calc_done <= 1'b0;  
42.         end  
43.     else  
44.         begin  
45.             if(counter <= 31)  
46.                 begin  
47.                     temp_a <= {temp_a[62:0],1'b0};  
48.                     if(temp_a[63:32] >= tempb)  
49.                         begin  
50.                             temp_a <= temp_a - temp_b + 1'b1;  
51.                         end  
52.                     else  
53.                         begin  
54.                             temp_a <= temp_a;  
55.                         end  
56.                           
57.                     counter <= counter + 1;  
58.                     calc_done <= 1'b0;  
59.                 end  
60.             else  
61.                 begin  
62.                     counter <= 0;  
63.                     calc_done <= 1'b1;  
64.                     temp_a <= {32'h00000000,tempa};  
65.                     temp_b <= {tempb,32'h00000000};   
66.                     yshang <= temp_a[31:0];  
67.                     yyushu <= temp_a[63:32];  
68.                 end  
69.   
70.   
71.         end  
72.   
73. end  
74.   
75. endmodule  
76.   
77. /*************** EOF ******************/