关于时序约束

2019-03-25 07:53发布

站内问答 / FPGA
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一直以来对可编程逻辑器件的时序约束都没有本质理解，现在碰到一下情况：
有两个信号同时从CPLD管脚进去，经过不同的逻辑从管脚出来，因为经过的逻辑不同，内部布线不同，导致两个信号先后出来，是不是通过时序约束可以控制内部走线，是两个信号尽可能同步出来？如果可以，应该怎么约束呢？
有经验的大侠给点指导，不胜感激啊！ 此帖出自小平头技术问答
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7条回答
eeleader
1楼-- · 2019-03-25 12:29
< / 这个要求有点高，你进去的是异步信号，要求同步出来。
我估计唯一的办法，就是用RAM或中间寄存器缓冲，然后用系统时钟同步输出。
靠布线同步，基本上臆想天开！
amyxxf
2楼-- · 2019-03-25 15:02
 精彩回答 2  元偷偷看……
amyxxf
3楼-- · 2019-03-25 16:36
时序问题最典型的就是在不做约束的时候，用了60%以上的资源时，出现两次综合结果不一样，根据自己设计的逻辑无法跑通
eeleader
4楼-- · 2019-03-25 21:33
时序就是在资源比较紧张情况，规定最优路径满足设计所需。
771235870
5楼-- · 2019-03-26 00:58
多谢指导，另外我一直不明白的是，FPGA驱动外设，知道外设的时序，但是根据这个时序怎样来设置FPGA的约束条件？
eeleader
6楼-- · 2019-03-26 04:27
FPGA的时序是设计出来的，而不是设置出来的！
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