关于时序约束

2019-03-25 07:53发布

站内问答 / FPGA
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一直以来对可编程逻辑器件的时序约束都没有本质理解，现在碰到一下情况：
有两个信号同时从CPLD管脚进去，经过不同的逻辑从管脚出来，因为经过的逻辑不同，内部布线不同，导致两个信号先后出来，是不是通过时序约束可以控制内部走线，是两个信号尽可能同步出来？如果可以，应该怎么约束呢？
有经验的大侠给点指导，不胜感激啊！ 此帖出自小平头技术问答
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7条回答
zhyj724
1楼-- · 2019-03-26 07:21
FPGA的时序是设计出来的，而不是设置出来的.
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