我今天试了一下，进行RTL仿真的时候还是不行，最好按照你的方法完全跑了一遍，也不行。

然后我尝试了一下Gate Level仿真，通过门级仿真之后，c0就有输出了，就是RTL仿真有问题，难道我仿真设置哪错了？还是？

正确解决办法：
①我尝试了各种办法，今天尝试选择VHDL输出的IP，然后顶层文件、testbench继续保持Verilog格式，然后仿真（设置Verilog，与testbench格式一样），最终RTL仿真可以正常仿真，门级仿真当然也可以。
②经过这么多次的尝试，和各位大牛的建议，我估计还是IP核针对Verilog的时候有点bug。目前VHDL完全正常。
③钟哥不知道是VHDL模式的IP还是Verilog的IP，如果是Verilog的，那可能与电脑有关，但我自己换了2台电脑尝试，Verilog不行，也许是人品不好，也许是Verilog模式的IP有bug。

学习了，不错的经验技术贴，顶楼主。