2019-07-15 21:30发布
xnlwb94@126.com 发表于 2017-8-12 16:51 楼主我生成FIR也编译通过了，但是Modelsim仿真的时候说没有实例化成功，你遇到过吗
行修者 发表于 2017-8-14 09:05 遇到过，我的也不行，这个问题都拖了我两周了，都不知道怎么解决
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{var%20f='http://v.t.sina.com.cn/share/share.php?appkey=1515056452',u=z||d.location,p=['&url=',e(u),'&title=',e(t||d.title),'&source=',e(r),'&sourceUrl=',e(l),'&content=',c||'gb2312','&pic=',e(p||'')].join('');function%20a(){if(!window.open([f,p].join(''),'mb',['toolbar=0,status=0,resizable=1,width=440,height=430,left=',(s.width-440)/2,',top=',(s.height-430)/2].join('')))u.href=[f,p].join('');};if(/Firefox/.test(navigator.userAgent))setTimeout(a,0);else%20a();})(screen,document,encodeURIComponent,'','','https://www.xiaopingtou.cn/data/attach/logo/logo.png', '推荐 行修者 的问题《quartus II 13.1调用FIR 这个IP核生成时一直卡着，怎么解决？》','https://www.xiaopingtou.net/q-44809.html','页面编码gb2312|utf-8默认gb2312'));){kind=link}
遇到过，我的也不行，这个问题都拖了我两周了，都不知道怎么解决
我解决了，是Modelsim的版本问题，我重新下载了一个Modelsim-se 可以混合VHDL与Verilog语言的就可以了。但是有些Altera的库要添加
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