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• tx_xy 2019-03-26 10:32

用PLL产生180度的时钟有问题

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• tx_xy 2019-03-26 08:04

verilog的always块里，既有电平又有边沿触发呢？

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• tx_xy 2019-03-26 07:59

求教大神，一条语句占用了FPGA9万多个逻辑单元

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• tx_xy 2019-03-26 06:41

Altera的时序约束问题

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• tx_xy 2019-03-26 06:30

关于CPLD的小问题。。。求解

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• tx_xy 2019-03-26 05:59

用VHDL语言完成CPLD设计制作二路复用的2.048MHz时钟信号和二路8KHz帧同步信号。

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• tx_xy 2019-03-26 05:57

ISE 例化microblaze

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• tx_xy 2019-03-26 05:49

哪位大侠进来帮个忙，谢谢！

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• tx_xy 2019-03-26 05:22

verilog的always块里，既有电平又有边沿触发呢？

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• tx_xy 2019-03-26 04:49

ModelSim中自带一个例子的疑问

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• tx_xy 2019-03-26 04:22

signal "L1"(L2,L3,R1,R2,R3)has multiple

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• tx_xy 2019-03-26 02:44

一个简单的小程序，求助

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• tx_xy 2019-03-26 02:03

求助FPGA数字信号转模拟信号电路设计

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• tx_xy 2019-03-26 01:46

SOPC罢工。。。。。求高人

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• tx_xy 2019-03-26 01:41

SRAM只能写一次！ 重复读写求助！